Hardware Design/Verilog HDL1 Full Adder Design Full Adder는 Carry IN을 받을 수 있는 가산기를 의미한다. Full Adder를 만들기 위해서는 먼저 다음과 같은 진리표를 작성한다. 입력 출력 A B Cin S Cout 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 이 진리표를 통해서 식을 구할 수 있다. 1) Sum 진리표를 그대로 식으로 나타낸 다음 불 대수를 이용하여 최적화한다. $$ S = \bar{A}\bar{B}C_{in}+\bar{A}B\bar{C}_{in}+A\bar{B}\bar{C}_{in}+ABC_{in} = C_{in}(\overline{A\oplus B}) + \bar{C}_{in}(A\oplus B) = A\oplus .. 2019. 6. 18. 이전 1 다음
